半導体のマイクロパッド形成

专利摘要:
第１の半導体素子（１２，５２，７４）の外部コンタクト（１４，５４，７８）に達するマイクロパッド（３０，７０，４２）を形成する方法である。銅から成るスタッド（２０，２４，６６，８８，８２）を外部コンタクトの上に形成する。スタッドは、第１の半導体素子の表面上を延在する。銅から成るスタッドを錫溶液に浸漬する。錫（２８）で、スタッドの銅の少なくとも９５パーセントを、好ましくは９９パーセント超を置換する。結果として、５重量パーセント未満の銅を含む錫マイクロパッドが得られる。マイクロパッドがほぼ純粋な錫であるので、金属間化合物ボンドは、第１の半導体素子のマイクロパッドがボンディングされない状態が続いている間は形成されない。より小さいマイクロパッド寸法が、金属間化合物ボンドが形成されないので得られる。第１の半導体素子を、当該第１の半導体素子に覆い被さる第２の半導体素子にボンディングする場合、ボンド寸法によって、積層チップの高さが極めて高くなることはない。
公开号:JP2011508983A
申请号:JP2010541477
申请日:2008-12-16
公开日:2011-03-17
发明作者:アコスタ、エディ；エス． ガルシア、サム；チャタジー、リトウィック；マシュー、バルギース
申请人:フリースケール セミコンダクター インコーポレイテッド；
IPC主号:H01L21-60

专利说明:

[0001] 本発明は概して半導体に関し、特に外部からの半導体への電気接続に関する。]
背景技術

[0002] ２つ以上の集積回路を３次元（３Ｄ）に積層化することにより、益々多くの集積回路が互いに接続されるようになっている。例えば、この技術を使用してメモリの容量を、２つのメモリ集積回路を積層化することにより倍増させている。別の形態では、１つの集積回路を１枚の半導体ウェハに積層する。複数の集積回路を積層することにより、互に対する電気コンタクトをチップボンディングにより行なう。チップボンディングでは、一方の集積回路の上に位置する１つのボンドパッドを利用し、当該ボンドパッドが他方の集積回路の別のボンドパッドにボンディングされる。これらのボンドパッドは多くの場合、「マイクロパッド（ｍｉｃｒｏｐａｄｓ）」と表記される。２つの異なるチップまたはウェハのマイクロパッド群を熱圧着ボンディングすることにより、積層チップの機械的な層間接続、及び電気的な層間接続の両方を実現する。公知のボンディングプロセスでは、銅マイクロパッドを第１集積回路のボンドパッドに使用し、そして銅及び錫を第２集積回路のボンドパッドに使用する。これらの２つのボンドパッドを位置合わせし、そして一括ボンディングするが、この場合、第１集積回路のボンドパッドの銅が、第２集積回路のボンドパッドの錫にボンディングされる。]
発明が解決しようとする課題

[0003] しかしながら、第２集積回路のボンドパッドの銅及び錫の相互拡散が、室温を含む低温で生じることにより、Ｃｕ３Ｓｎ及びＣｕ６Ｓｎ５のような金属間化合物が形成される。厚い金属間化合物はもろく、そしてボンドパッドに関連する信頼性の問題を招く。例えば、金属間化合物により形成される高剛性のボンドパッドは、せん断破断及び応力破断の危険を孕んでいる。大量の金属間化合物が形成される場合、錫を追加して、確実に材料にボンディングすることができる状態を維持する必要がある。錫を追加することにより、厚さが不所望に厚くなる。また、このような金属間化合物は、６００℃のような非常に高い温度まで安定であるので、このような金属間化合物へボンディングが行なえない状態になる。このような高い温度の値は、完成した集積回路の他の部分が、このような高い温度に曝されると劣化するか、または機能不良になるので、余りにも大きく、ボンディング材料にとって有用ではない。]
課題を解決するための手段

[0004] 一実施形態によると、外部コンタクトを有する第１の半導体素子を設ける工程と、
銅スタッドを前記外部コンタクトの上に、前記スタッドが前記第１の半導体素子の表面上を延在するように形成する工程と、
前記銅スタッドを錫溶液に浸漬し、前記溶液内において、前記錫で、前記スタッドの銅の少なくとも９５パーセントを置換することにより、５重量パーセント未満の銅を有する錫マイクロパッドが得られる工程とを備える、方法が提供される。]
図面の簡単な説明

[0005] 第２半導体との接続を行なうために形成される第１半導体のマイクロパッド構造の１つの形態を断面図。
第２半導体との接続を行なうために形成される第１半導体のマイクロパッド構造の１つの形態を断面図。
第２半導体との接続を行なうために形成される第１半導体のマイクロパッド構造の１つの形態を断面図。
第２半導体との接続を行なうために形成される第１半導体のマイクロパッド構造の１つの形態を断面図。
第２半導体との接続を行なうために形成される第１半導体のマイクロパッド構造の１つの形態を断面図。
第２半導体との接続を行なうために形成される第１半導体のマイクロパッド構造の１つの形態を断面図。
第２半導体との接続を行なうために形成される第１半導体のマイクロパッド構造の１つの形態を断面図。
第２半導体との接続を行なうために形成される第１半導体のマイクロパッド構造の１つの形態を断面図。
第２半導体との接続を行なうために形成される第１半導体のマイクロパッド構造の１つの形態を断面図。
第２半導体との接続を行なうために形成される第１半導体のマイクロパッド構造の別の形態を断面図。
第２半導体との接続を行なうために形成される第１半導体のマイクロパッド構造の別の形態を断面図。
第２半導体との接続を行なうために形成される第１半導体のマイクロパッド構造の別の形態を断面図。
第２半導体との接続を行なうために形成される第１半導体のマイクロパッド構造の別の形態を断面図。
第２半導体との接続を行なうために形成される第１半導体のマイクロパッド構造の更に別の形態を断面図。
第２半導体との接続を行なうために形成される第１半導体のマイクロパッド構造の更に別の形態を断面図。
第２半導体との接続を行なうために形成される第１半導体のマイクロパッド構造の更に別の形態を断面図。
第２半導体との接続を行なうために形成される第１半導体のマイクロパッド構造の更に別の形態を断面図。
第２半導体との接続を行なうために形成される第１半導体のマイクロパッド構造の更に別の形態を断面図。
第２半導体との接続を行なうために形成される第１半導体のマイクロパッド構造の更に別の形態を断面図。
第２半導体との接続を行なうために形成される第１半導体のマイクロパッド構造の更に別の形態を断面図。]
実施例

[0006] 本発明は例を通して示され、そして添付の図によって制限されることがなく、これらの図では、同様の参照記号は同様の構成要素を指す。これらの図における構成要素は、図が簡単かつ明瞭になるように示され、そして必ずしも寸法通りには描かれていない。]
[0007] 当業者であれば、これらの図の構成要素は、図が分かり易く、かつ明瞭になるように示され、そして必ずしも寸法通りには描かれていないことが分かるであろう。例えば、これらの図における幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本発明の実施形態を理解し易くしている。]
[0008] 図１に示すのは、半導体ウェハ１０のうち、本発明の１つの形態に従って処理される部分の断面図である。半導体素子１２が半導体ウェハ１０上の１つのチップの一部である場合の半導体素子１２を示している。半導体素子１２内には、トランジスタ群及び多数の電気コンタクトを有する基板が含まれる。図を簡単にするために、コンタクト１４の形態の電気コンタクトを１つだけ半導体素子１２の基板内に示している。コンタクト１４は、半導体素子１２の外部コンタクトであり、そして半導体素子１２の始めは露出している表面から、半導体素子１２の低い位置に形成される能動回路（図示せず）に至る電気コンタクトとなる。半導体素子１２の上方で、コンタクト１４のほとんどの部分が露出した状態になるようにパターニングされるのがパッシベーション層１６である。パッシベーション層１６は電気絶縁材料である。１つの形態では、パッシベーション層１６は絶縁材料層である。他の形態では、パッシベーション層１６は絶縁材料から成る複数の層として形成することができる。酸窒化シリコン、シリコン窒化物、ＴＥＯＳ膜、プラズマ窒化物、及びこれらの材料の組み合わせのようなパッシベーション材料を使用することができることを理解されたい。パッシベーション層１６の上に設けられるのは、パッシベーション層にコンフォーマルに重なるバリア層１８である。バリア層１８は、密着性を高めるように作用し、そして銅及び錫に対するバリアとして機能する。チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、またはタングステン（Ｗ）を含む種々のバリア材料を使用することができる。他のバリア材料を用いてもよい。バリア層１８はコンタクト１４上に直接形成される。] 図１
[0009] 図２に示すのは、半導体ウェハ１０の次の処理である。シード層２０をバリア層１８の上に形成し、そしてバリア層にコンフォーマルに重なる。１つの形態では、シード層２０は銅である。他の金属を使用してもよい。銅が本実施形態では、コンタクト１４の上を被覆する銅を形成する際のシードとして補強するために使用される。シード層２０を形成した後、パターニング済みフォトレジスト層２２を形成し、この場合、コンタクト１４上方の領域がパターン内の開口部となって、後続の処理のために露出している。従来のフォトレジスト材料がフォトレジスト層２２として使用される。] 図２
[0010] 図３に示すのは、半導体ウェハ１０の次の処理であり、この処理では、半導体ウェハ１０を電解銅メッキ浴２６に浸漬する。使用する電解メッキ液は銅を含む。銅シード層２０で補強された状態で、銅スタッド２４がコンタクト１４及びバリア層１８の上を覆うように形成される。バリア層１８は、シード層２０からコンタクト１４への銅のマイグレーションを防止する。半導体ウェハ１０を電解銅メッキ浴２６に十分長い時間に亘って曝し、そして十分な量の電荷がこの処理中に流れて、銅スタッド２４が所望の高さにコンタクト１４の上を覆うように形成される。] 図３
[0011] 図４に示すのは、半導体ウェハ１０の次の処理であり、この処理では、半導体ウェハ１０を電解銅メッキ浴２６から取り出す。パターニング済みフォトレジスト層２２も、従来のウェットエッチングを行なうことにより除去される。従って、処理のこの時点で、銅スタッド２４がコンタクト１４の上を覆うように形成され、そしてシード層の上部表面上を、半導体ウェハ１０が電解銅メッキ浴２６に浸漬されていた時間、及び電解銅メッキ工程中に流れた電荷量のような処理条件によって変わる長さだけ延在する。] 図４
[0012] 図５に示すのは、半導体ウェハ１０の次の処理であり、この処理では、シード層２０及びバリア層１８の露出部分が従来のウェットエッチングにより除去される。シード層２０及びバリア層１８のうち、銅スタッド２４の下に位置する部分のみがウェットエッチング後に残る。] 図５
[0013] 図６に示すのは、半導体ウェハ１０の次の処理であり、この処理では、半導体ウェハ１０を錫浸漬メッキ浴２８に所定時間に亘って浸漬する。錫浸漬メッキ浴２８は、銅を銅スタッド２４及びシード層２０の両方から除去し、そして銅を純錫（Ｓｎ）で置換するように作用する。錫で、銅スタッド２４中の銅の少なくとも９５パーセント（９５％）を置換して、５重量パーセント（５％）未満の銅を含む錫マイクロパッドが得られる。銅は銅スタッド２４から、銅イオンがメッキ浴２８の溶液中に溶け出すので除去される。反応は、次の反応式によって概要を表わすことができる化学置換反応である：
２Ｃｕ＋Ｓｎ２＋→２Ｃｕ＋＋Ｓｎ
材料移動に要する時間の長さは、時間及び温度を含む種々の要素によって変わる。１つの形態では、錫浸漬メッキ浴２８は、錫塩と、そして錯化剤及び界面活性剤のような他の成分と、を含有する溶液であり、そして６０℃以上から最大８５℃までの温度範囲に収まる温度に維持される。] 図６
[0014] 図７に示すのは、半導体ウェハ１０の次の処理であり、この処理では、半導体ウェハ１０を錫浸漬メッキ浴２８から取り出す。結果として得られる純錫マイクロパッド３０は、純錫マイクロパッド３０が、１ミクロン（．００１ｍｍ）から５ミクロン（．００５ｍｍ）までの範囲に収まる高さ「Ｌ」を有するように形成されている。高さ「Ｌ」はほぼ、スタッド２４が図３に示すように形成されたときのスタッド２４の銅厚の高さにより求めることができる。] 図３ 図７
[0015] 図８に示すのは、半導体ウェハ１０の次の処理であり、この処理では、第２の半導体ウェハ３２を接続して３次元（３Ｄ）構造を形成する。第２の半導体ウェハ３２は、コンタクト３８を有する半導体素子３４を有し、このコンタクト３８は、半導体素子３４内の能動回路（図示せず）に接続される。コンタクト３８に直接接続されるのは、半導体素子１２のバリア層１８に類似するバリア層４３である。バリア層４３に接続されるのは、銅マイクロパッド３６である。純錫マイクロパッド３０が、ほぼ１ミクロンから３ミクロンの範囲に収まる高さを有する実施形態では、銅マイクロパッド３６の高さは３〜１０ミクロンの範囲に収まり、この高さはマイクロパッド３０の値によって変わる。当該範囲内で、銅マイクロパッド３６は、マイクロパッド３０の高さの少なくとも２倍であり、そして３倍以上の高さとすることができる。コンタクト３８に隣接する銅マイクロパッド３６の基部は、絶縁層４１により取り囲まれる。１つの形態では、絶縁層４１は、窒化物またはＴＥＯＳのようなパッシベーション材料層である。圧縮力４０を使用して半導体素子１２を半導体素子３４に物理的にボンディングする。圧縮力４０を十分高い温度で加えて、錫マイクロパッド３０を軟化させ、そしてコンタクト１４をコンタクト３８に電気的に接続するボンドを形成する。１つの形態では、銅マイクロパッド３６を錫マイクロパッド３０に、２３２℃である錫の融点を超える周囲温度で押し付ける。] 図８
[0016] 図９に示すのは、半導体ウェハ１０及び半導体ウェハ３２の次の処理である。銅／錫金属間化合物マイクロボンド４２が形成され、この場合、マイクロパッド３０の錫がマイクロパッド３６の銅によって吸収されて、強固なボンドを半導体素子１２と半導体素子３４との間に形成する。銅マイクロパッド３６の一部が銅のまま残り、そしてマイクロパッド３０の錫と相互作用することがない。従って、改良型半導体ボンドパッドが２つの半導体素子の間に配設されている。] 図９
[0017] 図１０に示すのは、ウェハ５０の半導体素子５２のマイクロパッドを形成する別の実施形態であり、この場合、このマイクロパッドは、別の半導体素子の別のマイクロパッドに容易にボンディングされる。図示の形態では、半導体素子５２は、半導体素子５２の基板内の能動回路（図示せず）に接続される外部コンタクト５４を有する。半導体素子５２の上を覆うのが、パターニング済みパッシベーション層５６である。パターニング済みパッシベーション層５６は、別の形態では多重層として形成することができる。１つの形態では、パターニング済みパッシベーション層５６は、酸窒化シリコン、シリコン窒化物、ＴＥＯＳ膜、プラズマ支援窒化物、またはこれらの材料の組み合わせのような絶縁材料である。パターニング済みパッシベーション層５６の上を覆うのが、パターニング済みフォトレジスト層５８である。パターニング済みフォトレジスト層５８は、コンタクト５４を露出させる開口部を有する。開口部内、及びコンタクト５４上には、選択堆積バリア層６２が形成される。バリア層６２はコンタクト５４に直接接触している。コバルトタングステンボロン（ＣｏＷＢ）、コバルトタングステンリン（ＣｏＷＰ）、コバルトタングステンリンボロン（ＣｏＷＰＢ）、コバルトモリブデンボロン（ＣｏＭｏＢ）、コバルトモリブデンリン（ＣｏＭｏＰ）、ニッケルタングステンリン（ＮｉＷＰ）、またはこれらの材料の組み合わせのような、選択的に堆積させた種々のバリア材料を使用することができる。バリア層６２は、銅及び錫がコンタクト５４に接触するのを阻止するように機能する。この形態では、半導体素子５２を無電解メッキ浴６０に浸漬する。無電解メッキ浴６０は、市販の無電解メッキ液の溶液である。] 図１０
[0018] 図１１に示すのは、銅スタッド６６を形成する工程であり、この銅スタッド６６は、半導体素子５２を無電解銅メッキ浴６４に非常に長い時間に亘って浸漬したままにして銅をバリア層６２上に堆積させた結果として形成される。銅スタッド６６を堆積させるために要する時間の長さは、温度、及び無電解銅メッキ浴６４に使用される銅溶液を含む多くの変動要素によって変わる。時間の長さは更に、銅スタッド６６の所望の高さにより決まる。１つの形態では、銅スタッド６６は或る高さに形成され、この高さによって次に、最終的なマイクロパッド構造の高さが決定される。従って、この高さは変わり得る。] 図１１
[0019] 図１２に示すのは、半導体素子５２の次の処理であり、この処理では、半導体素子を無電解銅メッキ浴６４から取り出す。パターニング済みフォトレジスト５８を次に、ウェットエッチングまたはドライエッチングにより除去する。パターニング済みフォトレジスト５８を除去した状態では、銅スタッド６６がバリア層６２からコンタクト５４の上方に延びている。次に、半導体素子５２を錫浸漬浴６８に浸漬する。錫浸漬浴６８は、銅を銅スタッド６６から除去し、そして銅を、少なくとも９５パーセントの純度を持つほぼ純粋な錫で置換する。好適には、純度は、９９パーセント以上である。１つの形態では、錫浸漬浴６８は、例えばロームアンドハースエレクトロニックマテリアルズ社から入手できるＴＩＮＰＯＳＩＴＴＭＬＴ−３４、またはエンソン社から入手できるＳｔａｎｎｏｓｔａｒ ＧＥＭＰＬＵＳＴＭのような市販製品群のいずれかの製品を使用することにより調製される。錫浸漬は、６０〜８５℃のような可変範囲に収めることができる温度で行なわれる。他の温度を使用してもよいことは明らかである。] 図１２
[0020] 図１３に示すのは、完成したマイクロパッドであり、高さ「Ｌ」を有する錫マイクロパッド７０が形成されている。この高さは通常、１〜３ミクロンの範囲に収まるが、他の寸法に形成してもよい。処理のこの時点で、半導体素子５２を、錫マイクロパッド７０が金属間化合物ボンドパッドに変化していない状態で保管することができる。半導体素子５２を続いて、錫マイクロパッド７０の位置で、別の集積回路の別のマイクロパッドにボンディングする場合、錫は比較的低いボンディング温度で銅マイクロパッドと反応して、堅牢であり、かつ信頼性の高い金属間化合物ボンドになる。] 図１３
[0021] 図１４に示すのは、半導体素子をボンディングするための別の形態のマイクロパッドの断面である。ウェハ７２のうち、基板内に形成された半導体素子７４を有する部分を示している。半導体素子７４は、半導体素子７４の他の部分に形成されている能動回路（図示せず）に接続される露出外部リセスコンタクト７８を有する。半導体素子７４の上を覆うのが、パッシベーション材料から成る絶縁層７６であり、絶縁層７６をパターニングしてコンタクト７８を露出させる。コンタクト７８の露出部分にリセスを、ウェットエッチングプロセスを使用することにより形成する。絶縁層７６のパッシベーション材料は、種々の従来のパッシベーション材料のいずれかとすることができる。] 図１４
[0022] 図１５に示すのは、次の処理を施した状態の半導体素子７４の断面である。半導体素子７４の上を覆うようにして、コンフォーマルに堆積するバリア層８０が形成される。バリア層８０は、錫及び銅がコンタクト７８に入り込むのを阻止するタンタル（Ｔａ）である。タンタルは、これらの目的を達成するために非常に良好に機能する。バリア層８０は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、及び窒化タンタル（ＴａＮ）、またはこれらの材料の組み合わせを使用することにより形成してもよい。これらの材料の全てが、錫がコンタクト７８に入り込み、そしてコンタクト７８を汚染するのを効果的に阻止する。] 図１５
[0023] 図１６に示すのは、次の処理を施した状態の半導体素子７４の断面である。化学的機械研磨（ＣＭＰ）工程を行ない、この工程では、バリア層８０を絶縁層７６上の領域から除去する。平坦な上部表面がＣＭＰ処理から得られる。半導体素子７４の処理のこの時点で、バリア層８０は、コンタクト７８の上を覆うコンタクト領域にしか形成されない。] 図１６
[0024] 図１７に示すのは、次の処理を施した状態の半導体素子７４の断面である。コンフォーマルなシード層８２が半導体素子７４の上を覆うように形成される。１つの形態では、シード層は、銅をシード層８２の上に形成することが望ましいので銅である。他の金属タイプがシード層８２の上に形成されるのが望ましい場合に、他の金属をシード層８２に使用してもよいことは明らかである。パターニング済みフォトレジスト層８４がシード層８２の上に形成され、この場合、開口部がコンタクト領域の近傍に、かつコンタクト７８の上を覆うように形成される。次に、半導体素子７４を電解メッキ浴８６に浸漬する。従来の市販溶液を電解メッキ浴８６に使用することができる。半導体素子７４を電解メッキ浴８６に浸漬すると、露出したシード層８２によって、銅スタッド８８の形成がパターニング済みフォトレジスト層８４の開口部内で促進される。銅スタッド８８は所定の高さに形成される。] 図１７
[0025] 図１８に示すのは、次の処理を施した状態の半導体素子７４の断面である。半導体素子７４を電解メッキ浴８６から取り出す。パターニング済みフォトレジスト層８４はウェットエッチングまたはドライエッチングにより除去される。シード層８２も次のウェットエッチングにより除去されて図１８の構造が結果的に得られ、この場合、銅スタッド８８が露出し、そしてコンタクト領域の上を覆うように設けられて、コンタクト７８との電気コンタクトをバリア層８０及びシード層８２を介して行なう。] 図１８
[0026] 図１９に示すのは、次の処理を施した状態の半導体素子７４の断面である。半導体素子７４を錫浸漬浴９０に浸漬する。錫浸漬浴９０は、銅を銅スタッド８８から除去し、そして銅を、少なくとも９５パーセントの純度を持つほぼ純粋な錫で置換するように作用する。好適には、純度は、約９９パーセント以上である。１つの形態では、錫浸漬浴９０は、例えばロームアンドハースエレクトロニックマテリアルズ社から入手できるＴＩＮＰＯＳＩＴＴＭＬＴ−３４、またはエンソン社から入手できるＳｔａｎｎｏｓｔａｒ ＧＥＭＰＬＵＳＴＭのような市販製品群のいずれかの製品を使用することにより調製される。錫浸漬は、６０〜８５℃のような可変範囲に収めることができる温度で行なわれる。他の温度を使用してもよいことは明らかである。] 図１９
[0027] 図２０に示すのは、次の処理を施した状態の半導体素子７４の断面である。半導体素子７４は、純錫マイクロパッド９２がシード層８２及び銅スタッド８８を結合させることにより形成された後に、図１９の錫浸漬浴９０から取り出される。純錫マイクロパッド９２は、例えば銅である別のマイクロパッド（図示せず）にボンディングされるために、そして錫が銅の位置に完全に取り込まれて金属間化合物ボンドを形成するために十分な高さ「Ｌ」を有する。従って、値「Ｌ」は、ボンディング先の他のマイクロパッドの高さによって変わり得る。銅の除去、及び図１９の錫浸漬浴９０に浸漬することにより行なわれる錫との置換は、純錫で置換されるシード層８２を除去するように作用することに注目されたい。純錫は、少なくとも９５パーセントの純度を有し、そして好ましくは、純度はほぼ９９パーセント以上である。バリア層８０にリセスを形成し続けて、半導体素子７４の基板内に凹部を形成する。] 図１９ 図２０
[0028] これまでの説明から、マイクロパッド、及びマイクロパッドの成分が純粋な錫であるか、またはほぼ純粋な錫であるので寿命を延ばすことができる形成方法が提供されてきたことを理解されたい。成分が純粋な錫である結果、マイクロパッドが、別の金属との金属間化合物ボンドを室温で形成し易くなるということはない。このような金属間化合物ボンドを形成するためには、マイクロパッドの高さを高くする必要があり、従ってマイクロパッドの剛性を更に高くする必要がある。これらの特徴は共に、２つの集積回路または２つの半導体ウェハを積層するに当たっての明らかな不具合である。異なる工程を使用して、純錫マイクロパッドを形成してもよい。１つの形態では、無電解浸漬メッキプロセスが使用される。別の形態では、電解メッキ浴プロセスが使用される。いずれの形態においても、銅がボンディング前に存在しないので、銅及び錫の金属間化合物がマイクロパッド内に形成される機会が、半導体素子の保管中だけでなく、温度を直線的に上昇させている間でも、ほとんど排除される。その結果、錫マイクロパッドの必要な合計の高さは、熱圧着ボンディングが、別の半導体の別のマイクロパッドとの間で行なわれるときに十分な量の錫が存在するので最小にすることができる。更に、半導体は、別の半導体素子との熱圧着ボンディングを行なって３次元（３Ｄ）積層パッケージを形成する前の非常に長い時間に亘って保管することができる。ボンディング前の製品の寿命を延ばすことにより、製造業者及びエンドユーザの双方が、製品群を複数のチップパッケージにパッケージングする時点に関する付加的な柔軟性を持つことができ、そしてカスタム化オプションを加えることができる。]
[0029] 本明細書において説明した半導体素子の半導体基板は、いずれかの半導体材料とするか、または砒化ガリウム、シリコンゲルマニウム、シリコンオンインシュレータ（ＳＯＩ）、シリコン、単結晶シリコンなどのような材料の組み合わせ、及び上に列挙した材料の組み合わせとすることができる。更に、記述及び請求項において用いられているとすると、「ｆｒｏｎｔ」、「ｂａｃｋ」、「ｔｏｐ」、「ｂｏｔｔｏｍ」、「ｏｖｅｒ」、「ｕｎｄｅｒ」などの用語は、表現上の目的で使用し、必ずしも恒久的な相対位置を表わすために使用するのではない。このように使用するこれらの用語は適切な状況の下では入れ替え可能であるので、本明細書に記載される本発明の実施形態が、例えば例示の配置以外の他の配置で、または本明細書に記載される配置以外の配置で動作することができることを理解されたい。]
[0030] 本発明について特定の実施形態を参照しながら本明細書において記載してきたが、種々の変形及び変更を、以下の請求項に示される本発明の範囲から逸脱しない限り加え得る。例えば、純錫マイクロパッドの寸法は、本明細書に記載される実施形態を使用することにより小さくなるが、これらの寸法は、種々の高さ、長さ、及び幅のうちのいずれの高さ、長さ、及び幅とすることもできる。純錫マイクロパッドの接続先となる半導体素子のコンタクトは、円形を含む種々の構造形態のうちのいずれの構造形態にもなるように形成することができる。コンタクトは、電源接続線、マルチビット信号バスの一部、または他の信号導体を表わすことができる。例示の実施形態は、純錫マイクロパッドを形成するために使用される銅スタッドの形成について記述しているが、他の金属で形成されるスタッドを銅スタッドの代わりに使用してもよい。]
[0031] １つの形態では、外部コンタクトを有する第１の半導体素子を提供する方法が本明細書において提供される。銅スタッドを前記外部コンタクトの上に、前記スタッドが前記第１の半導体素子の表面上を延在するように形成する。前記銅スタッドを錫溶液に浸漬し、前記溶液内では、前記錫で、前記スタッドの銅の少なくとも９５パーセントを置換することにより、５重量パーセント未満の銅を有する錫マイクロパッドが得られる。１つの形態では、パッシベーション層を前記半導体素子の上部表面に、開口部を前記外部コンタクトの上に有するように形成する。別の形態では、前記溶液が錫塩を含有し、そして前記溶液の温度が６０℃〜８５℃の範囲に収まる。別の形態では、バリア層を前記外部コンタクトの上に、スタッドを形成する前記工程の前に形成する。更に別の形態では、パッシベーション層を前記半導体素子の上部表面に、開口部を前記外部コンタクトの上に有するように形成する。この形態では、前記バリア層は、金属層を前記パッシベーション層及び前記外部コンタクトの上に、前記スタッドを形成する前に堆積させることにより形成される。化学的機械研磨を前記金属層に施して、前記金属層が前記前記パッシベーション層の上から除去され、かつ前記開口部内に残留するようにする。別の形態では、前記バリア層を形成する工程は、前記外部コンタクトにリセスを、前記金属層を堆積させる前に形成することにより行なわれる。この実施形態では、前記バリア層を形成する工程は、タンタルバリア層を形成することにより行なわれる。別の形態では、前記バリア層は、無電解メッキを前記外部コンタクトに施すことにより形成される。更に別の形態では、前記バリア層は、前記外部コンタクトをコバルト含有浴に浸漬して無電解メッキを施すことにより形成される。更に別の形態では、パッシベーション層を前記半導体素子の上部表面に、開口部を前記外部コンタクトの上に有するように形成する。この形態では、前記バリア層は、金属層を前記パッシベーション層及び前記外部コンタクトの上に、前記スタッドを形成する前に形成することにより形成される。前記金属層を、前記スタッドをマスクとして使用してエッチングすることにより、前記金属層のうち、前記スタッドにより被覆される部分を前記バリア層として残す。更に別の形態では、前記スタッドを形成する工程は更に、銅シード層を、前記金属層を形成した後に、かつ前記金属層をエッチングする前に形成することにより行なわれる。更に別の形態では、銅マイクロパッドを有する第２の半導体素子を前記半導体素子に、前記銅マイクロパッドを前記錫マイクロパッドに錫の融点を超える周囲温度で押し付けることによりボンディングする。別の形態では、前記スタッドは、フォトレジスト層を前記第１の半導体素子の上に、開口部を前記外部コンタクトの上に有するように形成し、そして電解メッキ工程を、前記フォトレジスト層をマスクとして使用して行なうことにより形成される。]
[0032] 更に別の形態では、外部コンタクトから第１の半導体素子の表面上を延在する銅スタッドを有する第１の半導体素子を提供する方法が提供される。前記銅スタッドを、５重量パーセント未満の銅を含む錫マイクロパッドに、前記銅スタッドを、６０℃〜８５℃の温度範囲に収まる錫塩溶液浴に浸漬することにより変化させる。更に別の形態では、前記第１の半導体素子を提供する工程は更に、前記銅スタッドを形成することにより行なわれ、前記銅スタッドを形成する工程は、フォトレジスト層を前記第１の半導体素子の上に、開口部を前記外部コンタクトの上に有するように形成することにより行なわれる。次に、電解メッキ工程が、前記フォトレジスト層をマスクとして使用して行なわれる。更に別の形態では、銅マイクロパッドを有する第２の半導体素子が提供される。前記銅マイクロパッドを前記錫マイクロパッドに錫の融点を超える周囲温度で押し付ける。別の形態では、前記第１の半導体素子の前記銅スタッドは、前記外部コンタクトに隣接するシード層を有する。更に別の形態では、前記第１の半導体素子は、バリア層を前記シード層と前記外部コンタクトとの間に有する。別の形態では、バリア層を、前記外部コンタクトと前記銅スタッドとの間に、前記外部コンタクト及び前記銅スタッドに直接コンタクトするように設ける。]
[0033] 別の形態では、表面、及び部分的に露出するコンタクトを有する半導体素子を提供する方法が提供される。前記コンタクトのうちの露出する部分にリセスを、前記表面よりも低くなるように形成する。外部コンタクトから前記半導体素子の表面上を延在する銅スタッドが形成される。前記銅スタッドを、少なくとも９９重量パーセントの錫を含む錫マイクロパッドに、前記銅スタッドを、６０℃〜８５℃の範囲に収まる温度の錫含有溶液浴に浸漬することにより変化させる。別の形態では、タンタルバリア層を前記コンタクトと前記銅スタッドとの間に形成して、銅及び錫が前記コンタクトに上方から突き抜けるのを防止する。]
[0034] 従って、本明細書及び図は制限的な意味ではなく、例示として捉えられるべきであり、そして全てのこのような変更は、本発明の範囲に含まれるべきである。特定の実施形態に関して本明細書に記載されるいかなる効果、利点、または技術的問題に対する解決法も、いずれかの請求項、または請求項の全ての、必須の、必要な、または基本的な特徴または要素であると解釈されるべきではない。]
[0035] 本明細書において使用する「ｃｏｕｐｌｅｄ」という用語は、直接的な接続、または機械的な接続に限定されるものではない。
更に、本明細書において使用する「ａ」または「ａｎ」という用語は、「ｏｎｅ」、または「ｍｏｒｅ ｔｈａｎ ｏｎｅ」として定義される。また、請求項群における「ａｔ ｌｅａｓｔ ｏｎｅ」及び「ｏｎｅ ｏｒ ｍｏｒｅ」のような前置き語句の使用は、別の請求要素の前に不定冠詞「ａ」または「ａｎ」を配置することによって、このような不定冠詞の付いた請求要素を含む特定の請求項が必ず、同じ請求項が前置き語句「ｏｎｅ ｏｒ ｍｏｒｅ」または「ａｔ ｌｅａｓｔ ｏｎｅ」、及び「ａ」または「ａｎ」のような不定冠詞を含む場合においても、このような要素を一つのみ含む発明に制限されてしまうことを意味するものとして解釈されてはならない。同じ解釈が定冠詞の使用に関しても当てはまる。]
[0036] 特に断らない限り、「ｆｉｒｓｔ」及び「ｓｅｃｏｎｄ」のような用語は、このような用語によって記述される構成要素群を任意に区別するために使用される。従って、これらの用語は、必ずしもこのような構成要素群の時間的な優先度、または他の優先度を指すために使用されるのではない。]

权利要求:

請求項1
外部コンタクトを有する第１の半導体素子を設ける工程と、銅スタッドを前記外部コンタクトの上に、前記スタッドが前記第１の半導体素子の表面上を延在するように形成する工程と、５重量パーセント未満の銅を有する錫マイクロパッドを得るために、前記銅スタッドを錫溶液に浸漬し、前記溶液内において、前記スタッドの銅の少なくとも９５パーセントを前記錫で置換する工程とを備える、方法。
請求項2
パッシベーション層を前記第１の半導体素子の上部表面に、開口部を前記外部コンタクトの上に有するように形成する工程をさらに備える、請求項１に記載の方法。
請求項3
浸漬する前記工程では、前記溶液が錫塩を含有するとともに溶液の温度が６０℃〜８５℃の範囲に収める、請求項１に記載の方法。
請求項4
バリア層を前記外部コンタクトの上に、スタッドを形成する前記工程の前に形成する工程をさらに備える、請求項１に記載の方法。
請求項5
パッシベーション層を前記第１の半導体素子の上部表面に、開口部を前記外部コンタクトの上に有するように形成する工程をさらに備え、前記バリア層を形成する前記工程では、前記スタッドを形成する前に前記パッシベーション層及び前記外部コンタクトの上に金属層を堆積させ、及び、化学的機械研磨を前記金属層に施して、前記金属層を前記パッシベーション層の上からは除去し、かつ前記開口部内に残留させる、請求項４に記載の方法。
請求項6
前記バリア層を形成する前記工程ではさらに、前記金属層を堆積させる前記工程の前に前記外部コンタクトにリセスを形成し、前記バリア層がタンタルを含有する、請求項５に記載の方法。
請求項7
前記バリア層を形成する工程では、無電解メッキを前記外部コンタクトに施す、請求項４に記載の方法。
請求項8
前記バリア層を形成する工程ではさらに、前記外部コンタクトをコバルト含有浴に浸漬して無電解メッキを施す、請求項７に記載の方法。
請求項9
パッシベーション層を前記第１の半導体素子の上部表面に、開口部を前記外部コンタクトの上に有するように形成する工程をさらに備え、前記バリア層を形成する前記工程では、前記スタッドを形成する前記工程の前に前記パッシベーション層及び前記外部コンタクトの上に金属層を形成し、及び前記金属層を、前記スタッドをマスクとして使用してエッチングすることにより、前記金属層のうち、前記スタッドにより被覆される部分を前記バリア層として残す、請求項４に記載の方法。
請求項10
前記スタッドを形成する前記工程ではさらに、銅シード層を、前記金属層を形成する前記工程の後に、かつ前記金属層をエッチングする前記工程の前に形成する、請求項９に記載の方法。
請求項11
銅マイクロパッドを有する第２の半導体素子を設ける工程と、前記銅マイクロパッドを前記錫マイクロパッドに錫の融点を超える周囲温度で押し付ける工程とをさらに備える、請求項１に記載の方法。
請求項12
前記スタッドを形成する工程ではさらに、フォトレジスト層を前記第１の半導体素子の上に、開口部を前記外部コンタクトの上に有するように形成し、及び電解メッキ工程を、前記フォトレジスト層をマスクとして使用して行う、請求項１１に記載の方法。
請求項13
外部コンタクトから第１の半導体素子の表面上を延在する銅スタッドを有する第１の半導体素子を提供する工程と、前記銅スタッドを、５重量パーセント未満の銅を含む錫マイクロパッドに、前記銅スタッドを、６０℃〜８５℃の温度範囲に収まる錫塩溶液浴に浸漬することにより変化させる工程とを備える方法。
請求項14
前記第１の半導体素子を提供する前記工程ではさらに、前記銅スタッドを形成する工程を、フォトレジスト層を前記第１の半導体素子の上に、開口部を前記外部コンタクトの上に有するように形成し、及び電解メッキ工程を、前記フォトレジスト層をマスクとして使用して行うことにより行う、請求項１３に記載の方法。
請求項15
銅マイクロパッドを有する第２の半導体素子を設ける工程と、前記銅マイクロパッドを前記錫マイクロパッドに錫の融点を超える周囲温度で押し付ける工程とをさらに備える、請求項１３に記載の方法。
請求項16
前記第１の半導体素子を設ける前記工程では、前記第１の半導体素子の前記銅スタッドが前記外部コンタクトに隣接するシード層を有する、請求項１３に記載の方法。
請求項17
前記第１の半導体素子を設ける前記工程では、前記第１の半導体素子が前記シード層と前記外部コンタクトとの間にバリア層を有する、請求項１６に記載の方法。
請求項18
前記第１の半導体素子を設ける前記工程では、バリア層が前記外部コンタクトと前記銅スタッドとの間に位置し、かつ前記外部コンタクト及び前記銅スタッドに直接コンタクトしている、請求項１６に記載の方法。
請求項19
表面、及び部分的に露出するコンタクトを有するとともに前記コンタクトのうちの露出する部分に前記表面よりも低くなるようにリセスが形成されている第１の半導体素子を設ける工程と、外部コンタクトから前記半導体素子の表面上を延在する銅スタッドを形成する工程と、前記銅スタッドを、少なくとも９９重量パーセントの錫を含む錫マイクロパッドに、前記銅スタッドを、６０℃〜８５℃の範囲に収まる温度の錫含有溶液浴に浸漬することにより変化させる工程とを備える、方法。
請求項20
タンタルバリア層を前記コンタクトと前記銅スタッドとの間に形成して、銅及び錫が前記コンタクトに上方から突き抜けるのを防止する工程をさらに備える、請求項１９に記載の方法。